Dec.19_09:30_STS先端デバイス・プロセスセッション

複数のナノシートチャネル重ねたナノシートFETやロジックとメモリを重ねたチップのような３次元構造が量産に使われている。今後、NMOSとPMOSを重ねたCFETや、チップの機能を細分化し３次元的に重ねる技術がますます重要になると考えられる。この講演では、未来のロジックチップにおける、３次元構造のもたらす利点とチャレンジを議論する。

ウェーハ貼合プロセスを使った半導体デバイスのプロセスが進化している。本講義では、様々なアプリケーションの中から、先端Logicデバイスで量産準備が進められているBSPDN（Back-Side Power Delivery Network）に注目し、そのプロセスの概要、更にBonding工程に対する技術チャレンジを深く共有する。

半導体デバイスの微細化・三次元化の進展に伴い、平坦化への要求は従来の配線層にとどまらず、BSPDNや3D積層など張り合わせ技術にも拡大している。本講演では、従来のFEOL/BEOL CMPの役割を振り返りつつ、ハイブリッドボンディングや裏面配線形成で求められる新たなCMP技術課題を整理し、最新技術や今後の展望を紹介する。

高アスペクト比エッチングにおいては、ホール中に入射するイオンに起因するチャージングが課題となっている。講演ではシース加速されたイオンの持つ入射角度分布を実験的に明らかにした結果を示すとともに、モデル実験をもとにしたホール中のチャージング挙動についても述べる。

現行の平面型構造DRAMの微細化は、Sub10nm世代を迎えるにあたり、微細加工技術の困難度上昇や微細化に伴う電気特性の劣化といった課題に直面している。この限界を突破する革新的なアプローチのひとつとして酸化物半導体InGaZnO（インジウムガリウム亜鉛酸化物）を用いたDRAM技術が近年注目を集めている。InGaZnOはワイドバンドギャップ材料であり、シリコンを大幅に凌駕する極低オフリーク電流特性を持つ。また、この材料は製造工程中の成膜プロセスにより形成可能であるため、DRAMセルトランジスタを立体構造化することができる。これらの特徴から、セルトランジスタの構造変更によるDRAMのさらなる高密度化の進展と低消費電力化が期待されている。
本公演では、InGaZnOを利用したセルトランジスタの立体構造化によるあたらしいDRAMであるOxide-semiconductor Channel Transistor RAM (OCTRAM)によるDRAMの技術革新の可能性について実際の試作結果をまじえて紹介する。