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参加費(税抜き価格)
| SEMI会員 | 一般 | 学生 | |
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Early Bird(9/17〜10/31) ※オンライン対象外 |
8,000円 | 16,000円 | 4,000円 |
| Regular Price(11/1〜) | 10,000円 | 20,000円 | 5,000円 |
※講演資料 事前ダウンロードリンク付き
半導体パッケージ内の二次元及び三次元の異種チップ集積は重要な技術で、Chip to Chip, Chip to Wafer などの三次元微細結合技術や Interposer, Substrateの微細回路形成技術の開発が進んでいます。本セッションでは2022年からの継続テーマとして新材料や新プロセスを含め議論します。
※プログラムは都合により変更となる場合がございます。予めご了承ください。
セッションチェア:
加藤 凡典(エー・アイ・ティ)
松永 範昭(アプライドマテリアルズジャパン)
植垣 祥司(クレイン・リサーチ)
冨田 至洋(インテル)
島本 晴夫(国立研究開発法人産業技術総合研究所)
早坂 昇(TOWAレーザーフロント)
※英語社名アルファベット順
概要が入ります。概要が入ります。概要が入ります。概要が入ります。概要が入ります。概要が入ります。
本発表のテーマは、次世代AI社会を実現するための重要な集積化技術「Cu-Cu チップ・トゥ・ウェハ(CtW)ハイブリッドボンディング」です。ここでは、CtWハイブリッドボンディングの歴史、基礎技術、課題、動向、および将来展望について説明します。我々、世界最大の先端マイクロエレクトロニクスパッケージングカンファレンスであるECTC 2024と2025において、12件のハイブリッドボンディングに関する論文を発表しました。最近の活動と成果についても説明します。
ハイパフォーマンスコンピューティング向けにチップレット搭載FC-BGA基板の開発が活発化しています。本講演では、これに対応する絶縁材料の最新技術動向を概説するとともに、更なる進化に向けた新たな材料の可能性についても言及します。
The high-performance compute (HPC) demands from AI necessitates transition to larger package sizes with 2.5D to 3.5D integration and density scaling at every level in the stack. Several competing packaging architectures are emerging to solve the compute and power efficiency challenge presented by AI workloads. Each presents unique lithography challenges such as >100x100 field size, large chip placement deviations, fine lines and tight overlay on warped substrates. The conventional stepper and LDI tools are incapable of meeting all the requirements to achieve scaling. The talk will preview Applied Materials’ Digital Lithography Technology (DLT) tool that enables highest resolution at production throughputs while ensuring CD uniformity and overlay accuracy across the entire panel.
※Khasgiwale氏へご質問がある場合はオーサーズインタビューへご参加ください。本セッション内での質疑応答のお時間は設けておりません。ご了承ください。